Active-HDL™ 是基于 Windows® 的集成 FPGA 设计创建和仿真解决方案011438，适用于基于团队的环境。 Active-HDL 的集成设计环境 (IDE) 包括完整的 HDL 和图形设计工具套件以及 RTL/门级混合语言模拟器，用于快速部署和验证 FPGA 设计。设计流程管理器在设计输入、仿真、综合和实施流程中调用了 200 多种 EDA 和 FPGA 工具，并允许团队在整个 FPGA 开发过程中保持在一个通用平台内。 Active-HDL 支持来自 Intel®、Lattice®、Microsemi™ (Actel)、Quicklogic®、Xilinx® 等行业领先的 FPGA 设备。
功能特色
1、项目管理
统一的基于团队的设计管理可保持本地或远程团队之间的一致性，可配置的FPGA/EDA Flow Manager与200多家供应商工具接口，使团队可以在整个FPGA开发过程中保持在一个平台上
2、图形/文字设计输入
通过使用文本，原理图和状态机快速部署设计，使用更安全，更可靠的互操作加密标准来分发或交付IP。
3、仿真与调试
强大的通用内核混合语言模拟器，支持VHDL，Verilog，SystemVerilog和SystemC，使用图形交互调试和代码质量工具确保代码质量和可靠性，使用代码覆盖率分析工具执行指标驱动的验证，以识别设计中未执行的部分，使用ABV-基于断言的验证（SVA，PSL，OVA）提高验证质量并发现更多错误，能够模拟高级验证结构，例如SV功能覆盖率，约束随机化和UVM，使用MATLAB®/Simulink®接口连接HDL仿真与DSP模块的高级数学建模环境之间的差距。
4、文档HTML/PDF
抽象设计智能，并使用HDL到原理图转换器以易于理解的图形形式表示它们，通过自动生成HTML和PDF设计文档快速共享设计。
软件优势
1、控制
控制台窗口是一个交互式的输入输出文本设备，该设备：提供Active-HDL宏命令和用户定义脚本的条目，输出Active-HDL工具生成的消息。
2、工作区/设计浏览器
Workspace/Design Explorer有助于管理Active-HDL设计，因此您不必担心计算机上设计文件的物理位置。
3、设计浏览器
“设计浏览器”窗口显示当前工作区和设计的内容，即：工作区附带的设计，设计附带的资源文件，设计的默认工作库的内容，选择用于仿真的设计单元的结构，在活动设计的选定区域内声明的VHDL，Verilog/SystemVerilog，SystemC或EDIF对象。
4、设计流程经理
设计流程管理器促进了Active-HDL设计的自动化处理。它以图形图形式显示典型的设计过程。图中嵌入的按钮将调用参与该过程的应用程序。
5、语言助手
语言助手是一个辅助工具，它提供许多VHDL和Verilog模板，它们对典型的逻辑原语和功能块进行建模。它与HDL编辑器集成在一起，因此您可以将所需的模板自动插入已编辑的源文件中。语言助手还允许您定义自己的模板。
6、HDL编辑器
HDL编辑器是为HDL源文件设计的文本编辑器。它以不同的颜色（关键字颜色）显示特定的语法类别。该编辑器与模拟器紧密集成，可以调试源代码。当使用HDL Editor编辑宏文件，Perl脚本和Tcl脚本时，关键字着色也可用。
7、状态图编辑器
状态图编辑器是设计用于编辑状态机图的图形工具。编辑器会自动将图形化设计的图表转换为VHDL或Verilog代码。
8、波形查看器/编辑器
波形查看器/编辑器将仿真结果显示为信号波形。它允许您以图形方式编辑波形，以创建所需的测试矢量。
9、程序框图编辑器
框图编辑器是一种图形工具，旨在创建框图。编辑器会自动将图形化设计的图表转换为VHDL或Verilog代码。
10、清单
“列表”窗口以表格文本格式显示模拟运行的结果。它使您能够以增量周期精度跟踪仿真结果。
11、监视
“监视”窗口显示模拟过程中所选VHDL或Verilog对象的当前值。
12、工艺流程
“过程”窗口在仿真过程中显示详细设计中并发过程的当前状态。
13、调用堆栈
“调用堆栈”窗口是一个调试工具，它显示当前正在执行的进程中正在执行的子程序（程序和函数）的列表。
14、图书馆经理
库管理器旨在管理Active-HDL库及其内容。
15、数据流
“数据流”窗口是一种工具，可提供仿真过程中流入和流出过程的信号的图形视图。
16、记忆体检视
“内存视图”窗口是一种调试工具，旨在显示设计中定义的内存内容（例如二维数组类型的对象）。
17、服务器场
服务器场是在局域网上运行的高级独立工具，它使用户可以计划任务，然后在网络上可用的选定计算机上自动执行任务。
18、代码覆盖率
代码覆盖率是一个程序，可让您测试测试平台并确定如何执行源代码。
19、设计分析器
Design Profiler显示了仿真器在仿真过程中花费的时间，并深入了解了CPU的使用方式。
20、源版本控制
一个允许您与外部专业Source Revision Control系统进行通信的界面。内置接口允许直接在Active-HDL环境中对源文件的早期版本进行操作。
21、C代码调试
C代码调试选项允许调试作为HDL设计一部分的PLI/VHPI应用程序（DLL）。
22、先进的数据流
允许在设计中探索并发语句的连通性，并在仿真过程中以图表的形式呈现。
23、断言查看器
断言查看器窗口显示了在模拟过程中针对OVA，PSL或SystemVerilog断言和Cover语句收集的统计信息。
24、Code2Graphics（TM）转换器
Code2Graphics（TM）转换器是一种用于将VHDL，Verilog或EDIF源文件自动转换为Active-HDL方框图和状态图的工具。
本页收录的具体版本如下：
Aldec Active-HDL 13.0.375.8320 激活版
